EMV von Leiterplatten: Tutorial

Praktische Umsetzung & Signal-Integrität

 

ab 8:15 UhrBegrüßungskaffee

8:45 UhrEinlass

9:00 UhrBauelemente-Auswahl

  • Logikfamilien-Auswahl
    • Aktive Logikfamilien (5V, 3V3, 2V5, 1V8)
    • Passive Busschalter & Pegelwandler (5V, 3V3, 2V5)
    • Reprogrammierbare Logik (variable Flankensteilheit)
  • Aktive Terminierung
    • Schaltplanbeispiel, Layout und Messungen
  • Applikation: 'meltemi_economic'
    • Kriterien für die Auswahl

10:30 UhrKaffeepause

10:45 Uhr Layout

  • modifizierte Oszillatorbeschaltung
  • USB 2.0 Full-Speed-Anbindung
  • MPU PLL-Filternetzwerk
  • 5V - I/O - Pegelanpassung
  • LVDS: Differentielle Leitungsführung
  • Breitbandentkopplung des internen MPU-Linearreglers
  • Impedanzdefinierter High-Speed-Stecker

12:30 UhrGemeinsames Mittagessen

13:30 UhrLagenaufbau

  • 'meltemi_economic'
    • 6-Lagen-Multilayer
    • gesplittete Spannungsflächen
  • Gestapelte Stromversorgungssysteme
    • 18-Lagen Multilayer 'CERO'
    • 20-Lagen Multilayer 'meltemi'
  • Kondensatorgruppen: Extrem Induktionsarme Anbindung
  • Kantenkondensatoren
  • Spannungsanbindung mit Breitband-Drosseln
    • MPU
    • FPGA

15:00 UhrKaffeepause

15:15 UhrMessungen: EMV und Signalintegrität

  • Oszillatorschaltung
    • 66MHz-MPU-Oszillator
    • Vergleich mit gängiger Evaluation-Hardware
  • 6-Lagen: 'meltemi_economic'
    • Einfluss der Flankensteilheit am FPGA
  • 18 Lagen: 'CERO'
    • Vergleich mit gängiger Evaluation-Hardware
  • 20 Lagen: 'meltemi'
    • Einfluss der Flankensteilheit am FPGA
  • SATA-Kabelverbindung mit FPGA-Transceiver
  • Infiniband-Kabelverbindung mit FPGA-Transceiver

ca. 17:00 UhrAbschlussdiskussion, Ende